集成芯片与芯粒白皮书：芯片的第三条路径（附报告下载）

芯片性能接下来怎么提升？这个问题摆在整个行业面前时，前面其实已经出现了三条岔路。

第一条是继续"缩"——沿着摩尔定律把晶体管越做越小。但当工艺进入5nm以下，尺寸微缩已接近物理极限，功耗墙、存储墙、面积墙同时出现，单纯靠缩小尺寸换取性能的空间越来越小，成本与复杂度却在快速上升。第二条是"换材料"——用新原理器件、宽禁带半导体、二维材料、碳纳米管去超越传统CMOS。报告对这条件路的判断很克制：它面向未来，但从科学研究到实际应用的周期通常很长，救不了当下的急。

于是报告把目光放在了第三条路——集成芯片。由集成芯片前沿技术科学基础专家组、中国计算机学会集成电路设计专业委员会与容错计算专业委员会联合编写的《2026集成芯片与芯粒技术白皮书（第二版）》，给出的定义是：先把晶体管集成制造为具有特定功能的芯粒（Chiplet，也叫"小芯片"），再按应用需求把芯粒通过硅中介层组合制造为芯片。报告甚至把它比作"集成电路的新能源车时刻"。本文按路径、难题、范式、尺寸曲线与生态五段拆解。

一、第三条路径：从"造一颗大芯片"到"拼一颗大芯片"

要理解集成芯片的价值，先看它和传统芯片的区别。

传统集成电路，是把大量晶体管集成制造在一个硅衬底的二维平面上，做成一颗完整芯片。集成芯片换了思路：先把晶体管做成一个个功能明确、可组合集成的芯粒，功能可以包括通用处理器、存储器、图形处理器、加密引擎、网络接口等；再用硅中介层把需要的芯粒集成到一起。

连接它们的关键部件是中介层。硅中介层是在基板与芯粒之间、基于硅工艺制造的载体，内部包含多层高密度互连线网络、硅通孔（TSV）和微凸点，负责电源与数据信号在芯粒之间和封装内外的传输，还可以集成电容、电感等无源元件乃至有源电路。

解读：这个变化的意义，相当于把"定制整机"改成"组装积木"。过去每提升一次性能，往往要重新设计并流片一整颗芯片，投入大、周期长、风险高；现在可以把成熟的功能芯粒反复复用，只在需要升级的模块上迭代。报告称之为集成电路设计的"分解－组合"新范式——把复杂功能需求拆解开，映射到规模化生产的芯粒上，这正是它能绕开单芯片物理极限的根本原因。

二、十大技术难题：一份2023年提出的牵引清单

这条路并不好走。报告特意回顾了白皮书1.0版留下的"作业"。

早在2023年3月，国家自然科学基金委集成芯片前沿技术科学基础重大研究计划专家组就提出了集成芯片十大技术难题，希望用这些问题牵引领域发展。十条分别是：

芯粒的抽象描述问题；复杂功能需求分解映射到大规模芯粒的问题；多芯并行体系结构和互连接口；万亿晶体管芯片的仿真问题；芯粒的测试和容错问题；万瓦功耗芯片散热和供电问题；大尺寸有源/无源硅中介层的架构设计与制造问题；高速高密度连线的信号完整性问题；芯粒级热-力-电耦合仿真和工具；以及大尺寸芯片的翘曲问题。

解读：把这份清单读一遍就能发现，难题集中在两个方向。一是"拼得起来"——如何描述芯粒、如何把功能拆解映射、如何定义互连接口，属于设计与体系结构层面；二是"拼得住"——散热、供电、信号完整性、翘曲、仿真与容错，属于工程与制造层面。第二条路径（换材料）要解决的是"器件能不能做出来"，而集成芯片要解决的是"系统能不能拼得稳"，后者的挑战更多来自系统复杂度和工程一致性。

三、三类集成范式：2.5D、3D与3.5D如何分工

从"封装形态与互连维度"看，当前芯粒集成可以概括为三类范式。

2.5D集成：以硅中介层、有机中介层或扇出RDL为核心，实现多芯粒横向并排互连，典型工艺平台如CoWoS与InFO系列。它之所以能率先规模化落地，关键在于分工清晰——计算芯粒仍用成熟制程完成，而"高密度互连"这个瓶颈被转移到封装侧，由无源硅中介层承担。中介层内部用TSV实现硅片上下表面电连接，表面构建多层铜互连RDL，提供远高于传统PCB或有机基板的布线密度。得益于更短的互连距离、更小的寄生电容电感，2.5D能显著提升芯片间、芯片与内存间的信号完整性与能效，让"宽总线、低频率"的高能效互连成为可能。

3D集成：以TSV、微凸点或更高密度的混合键合为核心，实现芯粒垂直堆叠与超短互连。当键合与热管理能力提升后，3D集成开始承担进一步提高互连密度与能效的任务。

3.5D集成：把前两者复合起来，形成"横向扩展+纵向堆叠"的混合体系。以2024年发布的AMD MI300系列为代表，3.5D集成逐步显现出能够兼顾大面积横向扩展与高密度垂直互连的优势，报告判断它有望成为下一阶段高性能集成芯片的主导形态。

应用侧的需求是这套范式的牵引力。HPC、大模型训练、边缘智能等场景对计算密度、互连带宽与能效的需求持续攀升，使单片SoC越来越受制于光刻极限、成本与良率、系统级布线与供电散热的共同约束——芯粒与先进封装因此成为后摩尔时代的主路径。

四、封装尺寸曲线：从1倍光罩到9倍，逼近半晶圆级

报告给出的十大趋势中，第一条就是"集成芯片尺寸持续增大"，而且它给出了清晰的时间曲线。

以TSMC约830mm²的光罩面积为1×基准：CoWoS从2016年左右的1.5×封装起步，2020年实现2×封装（约1700mm²），此后快速放大到3×乃至3.3×封装（约2700mm²，可挂8栈HBM3）。而面向HBM4和更高算力密度的路线图，已经指向5.5×至9×光罩的超大封装，中介层面积将上探到约4700~7700mm²级别——封装本身正逐步逼近"半晶圆级系统"的尺度。报告还举了一个更直观的例子：类似InFO-SoW的技术已实现在晶圆上封装25 Die的Tesla DOJO系统。

为什么一定要把封装做大？报告的逻辑是：对大规模AI训练、推理和高性能计算而言，互连带宽和能耗已成为制约集群性能的核心瓶颈。板级互连在带宽密度、成本和能耗上都明显落后于封装内互连。因此在单一封装上集成更多晶体管、把更多计算芯粒、I/O芯粒和高带宽存储"压缩"到封装内部，可以在更短距离内提供更高带宽密度和更低每比特能耗。

由此带来的形态变化，报告概括为四个方向：一是"板上系统"向"封装内系统"收缩，主板更多承担供电、冷却接口与少量对外I/O的转接角色；二是电源、散热与机械结构围绕大封装重构，冷却从散热器加风冷转向液冷板乃至封装级直冷；三是设计与仿真强调"晶圆级视角"，配套区域冗余、失效屏蔽与自测机制来提升有效良率；四是操作系统、运行时与调度器需要面向"大封装单系统"重构。

解读：尺寸曲线的背后是一次"系统边界"的迁移。当单个封装能装下过去需要多板多节点才能实现的互连拓扑，"一台机器"的定义就变了——机箱内的系统边界从多板协同收缩为若干高功耗大封装节点，封装本身演变为集群内的基本算力单元。对产业链而言，这意味着价值正在从"造芯片"向"造封装"和"造系统"转移，谁能掌握大封装的供电、散热与仿真能力，谁就握住了下一阶段的话语权。

五、十大趋势与生态：芯粒市场与国产化追赶

报告在定义与发展现状之上，给出了集成芯片与芯粒发展的十大趋势，可以理解为对下一个阶段的十个判断。

除"尺寸持续增大"外，还包括：光I/O推动Chiplet算力网络架构创新；纳米尺度工艺持续微缩；ABC集成模式开始应用；玻璃、碳化硅等新材料中介层出现，提升尺寸与可靠性；3.5D集成成为先进封装演进的关键路径；芯粒化设计在旗舰手机芯片中开始应用；以及芯粒与RISC-V共建新型计算生态。

互连能力的进步是这些趋势的底座。报告给出了几个关键指标：混合键合技术快速演进，节距向小于0.1μm级别逐步实现，芯粒间互连性能已逐渐媲美芯片内互连线性能；单路互连带宽突破Tbps级别，使得芯粒间互连带宽能力已可与SoC内部跨模块互连的带宽和延迟相比较。

供给模式也在变。报告观察到，目前主要是内部供给模式——Intel、AMD等IDM厂商或大型芯片设计公司主要使用自研芯粒进行内部集成；而依托国外UCIe、ARM CSA、国内HIPI等联盟，联盟内单位可互相提供芯粒或基础芯片，实现厂商间的芯粒复用。报告预测，随着芯粒种类丰富化、互连标准统一化、生态成熟化，未来有望出现更开放的"芯粒市场"雏形——设计公司可以像挑选零件一样，从多家供应商处采购芯粒。

国产化方面，报告记录了正在追赶的环节。在D2W混合键合的表面保护、颗粒去除、细节距焊盘键合等方向，复旦大学等机构已开展研究；D2W键合国产化设备正在追赶，国内已有多家企业围绕D2W和W2W两类混合键合装备开展布局，部分已进入样机验证或小规模应用阶段，也有企业聚焦高精度对准、精密运动控制、键合工艺集成与自动化等关键模块进行配套开发。报告同时设置了专门章节，比较中美在项目资助与产业发展上的布局差异。

六、常见问题解答（FAQ）

1. 什么是集成芯片？它和传统芯片的区别在哪？

传统集成电路是把大量晶体管集成制造在一个硅衬底的二维平面上，做成一颗完整芯片。集成芯片则是先把晶体管集成制造为具有特定功能的芯粒（Chiplet，也称"小芯片"），再按应用需求把芯粒通过硅中介层组合制造为芯片。芯粒的功能可以是通用处理器、存储器、图形处理器、加密引擎、网络接口等。报告把这种变化称为集成电路设计的"分解－组合"新范式，其价值在于用成熟芯粒的复用，绕开单芯片继续微缩所遇到的物理极限。

2. 为什么说集成芯片是"第三条路径"？

因为芯片性能提升此前主要有两条路。第一条是继续沿着摩尔定律缩小晶体管尺寸，但当工艺进入5nm以下，尺寸微缩接近物理极限，功耗墙、存储墙、面积墙同时出现，单纯缩尺寸的空间变小、成本与复杂度却快速提高。第二条是采用新原理器件与新材料（如宽禁带半导体、二维材料、碳纳米管）超越传统CMOS，但它面向未来、从科研到应用周期长，难以解决当下的挑战。集成芯片因此成为第三条可行路径。

3. 2.5D、3D、3.5D集成有什么区别？

2.5D集成以硅中介层、有机中介层或扇出RDL为核心，实现多芯粒横向并排互连，典型平台如CoWoS与InFO系列，它把高密度互连的瓶颈转移到封装侧，是最早规模化落地的范式。3D集成以TSV、微凸点或混合键合为核心，实现芯粒垂直堆叠与超短互连。3.5D则是两者的混合集成，兼顾大面积横向扩展与高密度垂直互连，报告以2024年发布的AMD MI300系列为代表，判断它有望成为下一阶段高性能集成芯片的主导形态。

4. 封装为什么会越做越大？

因为互连带宽和能耗已成为制约AI训练、推理与高性能计算集群性能的核心瓶颈，而板级互连在带宽密度、成本和能耗上都明显落后于封装内互连。在单一封装上集成更多晶体管，把计算芯粒、I/O芯粒和高带宽存储尽可能"压缩"到封装内部，能在更短距离内提供更高带宽密度和更低每比特能耗。报告给出的曲线是：以TSMC约830mm²光罩面积为1×基准，CoWoS已从1.5×放大到3×乃至3.3×，而面向HBM4的路线图指向5.5×至9×，中介层面积将上探到约4700~7700mm²级别。

5. 芯粒未来会形成开放市场吗？国产化进展如何？

报告判断有望。目前芯粒供给主要是内部模式，Intel、AMD等厂商使用自研芯粒内部集成；依托UCIe、ARM CSA、HIPI等联盟，联盟内单位可互相提供芯粒，实现复用。随着种类丰富、标准统一、生态成熟，未来有望出现更开放的"芯粒市场"雏形，设计公司可以像挑零件一样采购芯粒。国产化方面，多家企业已围绕D2W与W2W混合键合装备开展布局，部分进入样机验证或小规模应用；高校与研究机构在表面保护、颗粒去除、细节距焊盘键合等方向已有研究积累。想持续跟踪半导体、先进封装与硬科技赛道的报告数据，可以到运营动脉（www.yydm.cn）检索，站点同时提供报告库、方案库、课件库与模板库，7W+精选资料、每月更新1000+份，适合做技术趋势研究时集中取用。